Optimierte
Leiterbahnstrukturen für Hochstromanwendungen

Optimierte Leiterbahnstrukturen für Hochstromanwendungen
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16.11.2011 | Hohe Ströme auf Leiterplatten scheinen auf den ersten Blick einfach umzusetzbar. Ein großer Kupferquerschnitt braucht aber Platz, der heute auf Leiterplatten nicht zur Verfügung steht. Daher gehen Firmen neue Wege, um den Leitungsquerschnitt sicherzustellen. Hohe Ströme treten nicht nur in modernen PCB's wie Solar-und Windkraftanlagen auf, sondern in fast allen Anwndungen.

Leitungsquerschnitt an Stromdichte anpassen

Der geeignete Leitungsquerschnitt ist abhängig vom maximal zu erwartenden Strom und der maximalen Erwärmung gegenüber der Umgebungstemperatur. Genaue Formeln sind in der IPC-D-275-Richtlinie beschrieben. Entsprechend der Dicke der Kupferlagen einer Leiterplatte ergibt sich dann eine minimale Breite für die Kupferverbindung. 

Mit steigender Miniaturisierung von Steuer- und Regelschaltungen müssen aber sensible SMT-Bauteile auf der gleichen Leiterplatte verlegt werden, auf der auch hohe Ströme von 10A bis zu 125A fließen. Dies stellt die Entwickler vor verschiedene Herausforderungen. Zum einen müssen die Leitungsquerschnitte so großzügig wie möglich dimensioniert werden, damit es nicht zu einer Überhitzung bei den Leitungen mit hohen Strömen kommt. Zum anderen müssen Sicherheitsabstände zu sensiblen Leitungen der Regelschaltung eingehalten werden. Soweit einfache Vorgaben.
Jetzt kommt aber hinzu, dass für die feinen Leiterstrukturen von SMT-Bauteilen nicht mehr 70µm dicke Lagen verwendet werden können, sondern auf 35µm Technologie gewechselt werden sollte, damit die FPGAs und Microcontroller optimal angeschlossen werden. Dies bedeutet für die stromführenden Leitungen eine Verdopplung der Leiterbahnbreite und mehr Platzbedarf.

Da die SMT-Feinstleiter auf der Lötseite (Top/Bottom) sein sollen, wäre es denkbar, einen unsymmetrischen Lagenaufbau mit 35µm auf der Oberseite für SMT-Technik und 70 / 105µm auf der Unterseite für Stromanforderungen zu wählen. Aber dies scheidet meist wegen der erhöhten Kosten für den unsymmetrischen Aufbau sowie der Einschränkung, SMT-Bauteile nur auf einer Seite bestücken zu können, aus.
Eine weitere Alternative, die stromführenden Leitungen nur auf den Innenlagen zu verlegen würde aber das thermische Verhalten negativ beeinflussen, da es im Inneren der Leiterplatte einen höheren Temperaturanstieg gibt und sich die Kühlung nur durch wiederum erhöhten Platzbedarf lösen lässt.

Unterschiedliche Leiterbahnsegmente als Optimierung

Unterschiedliche Leiterbahnsegmente als Optimierung
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Unterschiedliche Leitungsbreite eines Netzes
Wenn es gilt Platzprobleme zu lösen, so ist eine effektive Weise, bei stromführenden Leitungen die einzelnen Segmente einer Leiterbahn nur genauso breit wie erforderlich zu gestalten. Wenn wie in Bild 1 zu sehen ist, vier IGBTs jeweils 3 Ampere ziehen können, kann die Zuleitung nach einem Abzweig entsprechend verjüngt werden. Im Allegro Constraint Manager können jedem Teilnetz Designregeln zugewiesen werden, die dann die minimale Leiterbahnbreite festlegen. So wird beim Routen im Allegro PCB Editor automatisch die entsprechende Breite verwendet. Der Vorteil von echten Leiterbahnen ist, dass sie sich über den Design Rule Check (DRC) prüfen lassen. Zentrale Regeln wie „3Amps“ oder „6 Amps“ können schnell zugewiesen werden und stellen später ein fehlerfreies und komplett dokumentiertes Design dar. Wenn Leiterbahnen mit unterschiedlicher Breite verwendet werden, können keine Vias unbeabsichtigt in die Leitung gesetzt werden.

Problematische Vias in Kupferflächen

Problematische Vias in Kupferflächen
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Same Net DRC
Einige Designer verwenden für Zuleitungen auch Kupferflächen. Beim manuellen Verlegen achtet der Layouter auf die minimale Breite der Kupferfläche. Jedoch kann es später durch dynamisches Freistellen von Vias oder bei der Ausgabe von Gerberdaten zu ungewollten und unentdeckten Verjüngungen der Kupferflächen kommen. Eine optische Kontrolle ist nur mit funktioneller Kenntnis des Designs möglich und eine schlechte Dokumentation ist eine häufige Fehlerquelle bei Redesigns, weil sich unbeabsichtigt Verjüngungen einschleichen und lokale Überhitzungen verursachen.

In Bild 2 ist die Stromdichte einer Kupferfläche zu sehen, in die eine Durchkontaktierung mit entsprechender Freistellung eingebracht wurde. Der Querschnitt der Kupferfläche hat sich hier auf ca. 25% reduziert und führt an der Engstelle zu einer unzulässigen Überhitzung. Dass Vias später durch Kupferflächen geführt werden ist ein häufiger Anwendungsfall.

Mit der IR-Drop Analyse lässt sich der Spannungsabfall, aber auch die Stromdichteverteilung im Kupfer analysieren. Dort, wo die Stromdichte einen vorgegebenen Grenzwert übersteigt, muss die Verjüngung beseitigt werden. Diese Analyse lässt sich auch über den Constraint Manager automatisieren und alle Hochstromleitungen bzw. Flächen, Vias und Anschlusspins auf die maximale Stromdichte hin untersuchen.

Same Net DRC für Sense-Leitungen

Versorgungsleitungen mit hohen Strömen müssen meist über eine Messleitung (engl. Sense) kontrolliert werden. Dabei ist es wichtig, dass das elektrische Netz in einer bestimmten vorgegebenen Reihenfolge geroutet wird und vom letzten Punkt eine Messleitung zurück zum Schaltnetzteil eine gekoppelte Regelung steuert. Im Allegro Constraint Manager kann die Reihenfolge der Anschlusspunkte mit Net-Scheduling exakt vorgegeben werden und es wird sofort auf Verstöße hingewiesen. Die Sense-Leitung hat meist eine unterschiedliche Leiterbahnbreite, da hier kaum Strom fließt. Somit werden die Leiterbahnbreiten mit unterschiedlichen Leitungsbreiten definiert. Zusätzlich ist auch ein Mindestabstand der Sense-Leitung zum Hochstrom-Segment des gleichen Netzes gefordert. Mit Same Net DRC kann der Mindestabstand definiert und als DRC kontrolliert werden, damit es nicht zu ungewollten Kurzschlüssen mit dem selben Netz kommt, was zwar elektrisch keinen Fehler darstellt, jedoch die Messung des Spannungsabfalls am letzten Verbraucher verfälscht und damit dem Schaltnetzteil falsche Werte einkoppelt.

Bei Strömen von bis zu 125 Ampere auf der Leiterplatte zusammen mit FPGAs und SMT-Bauteilen reichen meist die normalen Breiten nicht mehr aus, so dass dann direkt unter der Top Lage ein blanker Draht in der Leiterplatte integriert werden kann. Die Drahtschreibetechnik hat den Vorteil von planen Oberflächen, die eine spätere SMT Bestückung zulassen.

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