30 Jahre OrCAD PCB Design

30 Jahre OrCAD PCB Design
OrCAD; seit 30 Jahren an der Spitze mit innovativen Produkten und Technologien, hilft OrCAD zahlreichen Ingenieuren ihre Ideen zum Leben zu bringen.
22.05.2015 | Im April 2015 fielen gleich zwei Jubiläen fast auf den Tag genau zusammen. Vor 50 Jahren hat der Gründer von Intel, Gordon Moore, behauptet, dass sich die Komplexität von elektronischen Schaltungen alle 2 Jahre verdoppeln wird. Diese Aussage wird heute das Moore’sche Gesetz genannt.

Vor schon 30 Jahren waren die Schaltungen schon so komplex, dass ein Zeichnen oder Kleben der Schaltungen von Hand zu kompliziert wurde und die ersten PCB Design Tools erfunden wurden. Mit dabei war OrCAD; seit 30 Jahren an der Spitze mit innovativen Produkten und Technologien, hilft OrCAD zahlreichen Ingenieuren ihre Ideen zum Leben zu bringen.

Die Anzahl von Designregeln, die in einem PCB Design vergeben werden, nimmt rasant zu und macht damit elektronische Schaltungen stetig komplexer. Es hat den Anschein, das auch für die Anzahl der Designregeln das „elektronische Naturgesetz“ von Gordon Moore gilt. Passend zum 30. Geburtstag bringt Cadence Ende Juni ein neues Release (Version 16.6-2015) auf den Markt und bietet als wesentlichen Punkt die Möglichkeit, dass Anwender noch mehr und komplexere Designregeln übersichtlich eingeben und verwalten können.
Video/Präsentation:

Highspeed Design Rules aus Allegro in OrCAD verfügbar

Highspeed Design Rules aus Allegro in OrCAD verfügbar
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Highspeed Design Rules aus Allegro in OrCAD verfügbar
Vor 6-8 Jahren waren Schaltungen mit 1 GHz Taktfrequenz noch die Seltenheit und konnten mit den Befehlen und Funktionen der Allegro PCB Plattform entwickelt werden. Allegro ist die höchste Ausbaustufe der skalierbaren PCB-Lösung von Cadence. Heute sind Schaltungen von 1GHz weit verbreitet und mit dem neuen Release fliessen nach dem Prinzip des Wasserfalls die erforderlichen Allegro-Eigenschaften in die OrCAD Produkte und stehen damit dem Massenmarkt zu günstigen Preisen zu Verfügung.
So hat jetzt jede PCB-Design-Lizenz einen Signal Explorer, um die Topologien von elektrischen Signalen auf Signalintegrität zu untersuchen. Die integrierte SI-Simulation kann sowohl zum Entwickeln von Designregeln, als zur SI-Prüfung mit realen Leitungslängen aus dem physikalischen PCB-Layout verwendet werden.
Bei heute verbreiteten High-Speed Anwendungen wie z.B. für DDR2-Speicher ist es häufig erforderlich einzelne Teilabschnitte von Netzen mit unterschiedlichen Regeln zu versehen. Über virtuelle T-Punkte lassen sich zusätzliche Verzweigungen (Sternpunkte) oder Teilabschnitte in einem elektrischen Netz definieren. Virtuell heissen diese T-Punkte, da sie nur zur Regeldefinition in ein Netz eingefügt werden, aber im Layout nicht platziert werden. Im Layout wird online mit einem DRC geprüft, ob alle Regeln innerhalb der vorgegebenen Toleranzen eingehalten wurden. Den einzelnen Teilstücken der Leitung können unterschiedliche Designregeln wie z.B. eine minimale oder maximale Leitungslänge, unterschiedliche Impedanzen oder die Anzahl von Durchkontaktierungen zugeordnet werden. Damit lassen sich die Regeln abbilden, die für High-Speed Signale eingehalten werden müssen. Bei Regelverstössen bekommt der Anwender sofort eine optische Fehlermeldung, von der er direkt zur Regeldefinition im Constraint Manager springen kann.
 
Mit Hilfe des Net-Scheduling lässt sich festlegen in welcher Reigenfolge bzw. mit welcher Topologie die Empfänger miteinander im Layout verbunden werden müssen. So kann beispielsweise eine Topologie vorschreiben, dass die Signale als Daisy Chain, also ein Empfänger nach dem anderen in einer bestimmten Reihenfolge angeschlossen werden sollen. Auf den Teilstücken zwischen den Empfängern gibt es meist Vorgaben über die minimalen und maximalen Leitungslängen. Während bei einem DDR2-Speicher die Empfänger in einer Baumstruktur alle mit gleichen Längen zwischen dem Sender, den Verästelungen an T-Punkten bis hin zu allen Empfängern miteinander verdrahtet werden müssen. Auf Netzen an denen sich das Signal an einem virtuellen T-Punkt teilt, können unterschiedliche Impedanzen vorgegeben werden, sodass im PCB Editor die Leiterbahnbreite automatisch angepasst wird, um diese Impedanz regelkonform einzustellen.
Virtuelle T-Punkte und Net-Scheduling finden aber nicht nur bei High-Speed-Signalen ihre Anwendung. Sogar bei Versorgungsspannungen machen T-Punkte Sinn, wenn Leiterbahnbreiten für unterschiedliche Stromstärken in einem Netz verwendet werden. Eine grosse Leiterbahnbreite ist erforderlich um einen Spannungsabfall auf einer Zuleitung zu vermeiden. Wird auf dem Versorgungsnetz noch eine Sense-Leitung zum Messen und Nachregeln der Spannung am Verbraucher gefordert, so kann diese Leitung, die im gleichen Versorgungsnetz liegt, sehr dünn sein. Durch ein Net-Scheduling kann die Strecke Spannungsversorgung – Verbraucher (1-2) definiert werden und die erforderliche Breite für den hohen Strom vorgegeben werden. Die Strecke Verbraucher – Messpunkt (2-3) muss nach dem Verbraucher angeschlossen werden und hat Regeln für dünne Leitungen.
 
 
Wasserfall der Funktionen zeigt die neuen OrCAD-Funktionen
 
Bei differentiellen Signalen laufen zwei Signale direkt nebeneinander, um Störungen von aussen zu neutralisieren. Dabei heben sich Störeinflüsse eines differentiellen Signales nur dann auf, wenn die Signale auf beiden Leitungen eines differentiellen Paares wirklich nebeneinander, also in Phase laufen. Mit der jetzt in OrCAD verfügbaren Regel für statische Phasenkontrolle wird als online-DRC überprüft, ob die beiden Leitungen eines differentiellen Paares gleich lang sind und die vorgegebene +/- Toleranz eingehalten wird. Ungleichlängen die durch den Anschluss der Leitungen unter einem BGA oder Stecker entstehen werden so erkannt.
 
Designregeln werden bei OrCAD im zentralen Constraint Manager verwaltet. Dort lassen sich schnell und übersichtlich Designregeln hierarchisch vergeben und verwalten. Bei stark steigender Anzahl von vergebenen Designregeln in einem Design ist eine effiziente Regelverwaltung wichtig. Designregeln können mit einem Eintrag für das ganze Board definiert werden. Durch die hierarchische Aufteilung nach Schnittstellen (NetGroups), Bussen, differentielle Paaren, einzelnen Leitungen, Leitungssegmente zwischen T-Punkten, Bauteilen, Pins usw. können einzelne Regeln gezielt für die darunter befindliche Hierarchie verwaltet werden. Wiederkehrende Regelsätze können in der Bibliothek abgelegt und als Technologie-File auf andere Designs erneut angewendet werden. Alle Vorgaben im Constraint Manager werden online als Design-Rule-Check (DRC) geprüft und zeigen dem Anwender bereits vor der Entstehung eines Fehlers durch einen sich ändernden Cursor an, dass der nächste Mausklick gegen die Designregeln verstossen wird. Diese interaktive Fehlervermeidung in Echtzeit ist möglich, da die DRC-Prozesse parallel zum Layouten auf einem anderen Computer-Core oder Prozessor laufen.
 
Im OrCAD PCB Design ist jetzt das „Single-ended Impedance“ Worksheet im Constraint Manager „verfügbar, was zuvor nur in der höheren Ausbaustufe von Allegro vorhanden war. Hier lassen sich Vorgaben über minimale und maximale Längen auf Leitungen machen. Diese Angaben sind bei schnellen Signalen erforderlich, um die Setup- und Hold-Zeiten vor dem definierten Abtastzeitpunkt festzulegen.
 
Um einen Längenabgleich durchzuführen müssen einzelne Leitungen mit Mäanderstrukturen verlängert werden. Dies geschieht jetzt in OrCAD durch Aufziehen eines Rechtecks mit der Maus in dem dann der PCB Editor automatisch die Verlängerung regelgerecht routet. Um zu sehen, wie weit der Anwender das Rechteck ziehen muss, gibt es ein Heads-Up Display, das mit grün und rot signalisiert, ob die Leitung zu kurz, zu lang oder innerhalb der Designregel-Toleranz liegt. Das Routing-Muster, mit dem innerhalb des Rechtecks die Mäander verlegt werden, kann über das Bedienfeld vorgegeben werden.

Allegro erweitert für zukünftige Anforderungen

Allegro erweitert für zukünftige Anforderungen
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Die Torte zum 30-jährigen Jubiläum wird angeschnitten
Aber das neue Release 16.6-2015 bringt nicht nur neue Funktionen für OrCAD. Auch in der höheren Ausbaustufe wurden die Funktionen an zukünftige Anforderungen angepasst. So bieten die Produkte Allegro und Sigrity jetzt eine durchgängige Lösung für DDR4 und HDMI 2.0 Schnittstellen. Angefangen von den Designregeln. Es wurden viele neue Möglichkeiten geschaffen komplexe Leitungsgruppen automatisiert zu verlegen. Mit diesen Funktionen kann ein Layout mit Längenanpassung eines DDR3-Speichers innerhalb von wenigen Minuten umgesetzt werden. Dabei findet ein kontrollierter Phasenabgleich, ein gruppenübergreifender Längenausgleich auf Gleichlänge (matched length) und das Routen des Layouts entlang der geplanten Designabsicht statt. Die neuen Funktionen wurden daraufhin optimiert alle Leitungen einer Schnittstelle regelgerecht bei möglichst kleinem Platzbedarf zu verlegen.
 
Die Sigrity Produkt-Familie zur Simulation der Signal- und Power-Integrität wurden die erforderlichen Simulationen und Auswertungen erweitert, um die neusten Anforderungen für z.B. DDR4 und HDMI 2.0 komplett abzudecken. Es lassen sich sogar Simulationen gegen die JEDEC-Compliance-Vorgaben durchführen. Sie Auswertungen sind sehr präzise und umfangreich.
 
Beim Cadence User Group Meeting CDNlive vom 27.-29. April in München wurde das neue Release 16.6-2015 vorgestellt. In einer ganztägigen Veranstaltung wurden alle neuen Funktionen präsentiert und auch gleich live vorgeführt. In der Kaffeepause wurde der 30. Geburtstag der OrCAD Produkte mit einer Geburtstagstorte feierlich gewürdigt.

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